Nauji originalūs XC18V04VQG44C „Spot Stock“ FPGA lauko programuojamų vartų masyvo loginiai IC lustų integriniai grandynai

Produkto atributai

Dokumentai ir laikmena

Aplinkosaugos ir eksporto klasifikacijos

Papildomi resursai

Xilinx atmintis – FPGA konfigūravimo programos

Xilinx pristato XC18V00 seriją programuojamų konfigūracijų PROM sistemoje (1 pav.).Šios 3,3 V šeimos įrenginiai apima 4 megabitų, 2 megabitų, 1 megabitų ir 512 kilobitų PROM, kurie yra paprastas naudoti, ekonomiškas būdas perprogramuoti ir saugoti Xilinx FPGA konfigūracijos bitų srautus.

Kai FPGA veikia pagrindiniame serijiniame režime, jis sukuria konfigūracijos laikrodį, kuris valdo PROM.Po trumpo prieigos laiko įjungus CE ir OE, duomenys pasiekiami PROM DATA (D0) kaištyje, prijungtame prie FPGA DIN kaiščio.Nauji duomenys pasiekiami praėjus trumpam prieigos laikui po kiekvieno didėjančio laikrodžio krašto.FPGA generuoja reikiamą skaičių laikrodžio impulsų, kad užbaigtų konfigūraciją.Kai FPGA veikia Slave Serial režimu, PROM ir FPGA laikomi išoriniu laikrodžiu.

Kai FPGA veikia Master Select MAP režimu, FPGA generuoja konfigūracijos laikrodį, kuris valdo PROM.Kai FPGA veikia Slave Parallel arba Slave Select MAP režimu, išorinis generatorius generuoja konfigūracijos laikrodį, kuris valdo PROM ir FPGA.Įjungus CE ir OE, duomenys pasiekiami PROM DATA (D0-D7) kaiščiuose.Nauji duomenys pasiekiami praėjus trumpam prieigos laikui po kiekvieno didėjančio laikrodžio krašto.Duomenys įjungiami į FPGA kitame kylančiame CCLK krašte.Laisvai veikiantis osciliatorius gali būti naudojamas Slave Parallel arba Slave Select MAP režimuose.

Keli įrenginiai gali būti pakopiniai naudojant CEO išvestį, kad būtų galima valdyti šio įrenginio CE įvestį.Visų šios grandinės PROM laikrodžio įėjimai ir DATA išėjimai yra tarpusavyje sujungti.Visi įrenginiai yra suderinami ir gali būti sujungti su kitais šeimos nariais arba su XC17V00 vienkartine programuojama serijine PROM šeima.