XC7Z100-2FFG900I – integruotos grandinės, įterptosios, sistemos lustas (SoC)

Pagrindinė SoC architektūra

Įprastą sistemos lusto architektūrą sudaro šie komponentai:
- Bent vienas mikrovaldiklis (MCU) arba mikroprocesorius (MPU) arba skaitmeninis signalų procesorius (DSP), tačiau gali būti ir keli procesoriaus branduoliai.
- Atmintis gali būti viena ar daugiau iš RAM, ROM, EEPROM ir „flash“ atminties.
- Osciliatoriaus ir fazinio blokavimo grandinė, skirta laiko impulsiniams signalams teikti.
- Išoriniai įrenginiai, susidedantys iš skaitiklių ir laikmačių, maitinimo grandinių.
- Sąsajos įvairiems ryšio standartams, pvz., USB, FireWire, Ethernet, universalus asinchroninis siųstuvas-imtuvas ir nuosekliosios periferinės sąsajos ir kt.
- ADC/DAC, skirtas konvertuoti tarp skaitmeninių ir analoginių signalų.
- Įtampos reguliavimo grandinės ir įtampos reguliatoriai.
SoC apribojimai

Šiuo metu SoC komunikacijos architektūros dizainas yra gana brandus.Dauguma lustų įmonių savo lustų gamybai naudoja SoC architektūrą.Tačiau, kadangi komercinės programos ir toliau siekia instrukcijų sambūvio ir nuspėjamumo, į lustą integruotų branduolių skaičius ir toliau didės, o magistralės SoC architektūrai bus vis sunkiau patenkinti augančius skaičiavimo poreikius.Pagrindinės to apraiškos yra
1. prastas mastelio keitimas.soC sistemos projektavimas prasideda sistemos reikalavimų analize, kuri identifikuoja aparatinės įrangos sistemos modulius.Kad sistema veiktų tinkamai, kiekvieno fizinio modulio padėtis lusto SoC yra gana fiksuota.Užbaigus fizinį projektą, reikia atlikti pakeitimus, kurie gali būti veiksmingai perprojektuoti.Kita vertus, magistralės architektūra pagrįstų SoC procesoriaus branduolių, kuriuos galima išplėsti, skaičius yra ribotas dėl magistralinei architektūrai būdingo arbitražo ryšio mechanizmo, ty vienu metu gali bendrauti tik viena procesoriaus branduolių pora.
2. Naudojant magistralės architektūrą, pagrįstą išskirtiniu mechanizmu, kiekvienas funkcinis SoC modulis gali susisiekti su kitais sistemos moduliais tik tada, kai įgyja magistralės valdymą.Apskritai, kai modulis įgyja magistralės arbitražo teises ryšiui, kiti sistemos moduliai turi palaukti, kol magistralė bus laisva.
3. Vieno laikrodžio sinchronizavimo problema.Magistralės struktūrai reikalinga visuotinė sinchronizacija, tačiau proceso elementų dydžiui vis mažėjant, darbo dažniui sparčiai kylant, vėliau pasiekus 10GHz, ryšio vėlavimo poveikis bus toks rimtas, kad neįmanoma sukurti pasaulinio laikrodžio medžio. , o dėl didžiulio laikrodžių tinklo jo energijos suvartojimas užims didžiąją dalį visos lusto energijos suvartojimo.