Produkto atributai

„Intel“ atskleidžia 3D lusto detales: gali sukrauti 100 milijardų tranzistorių, planuoja paleisti 2023 m.

3D sukrautas lustas yra nauja „Intel“ kryptis, kuria siekiama mesti iššūkį Moore'o įstatymui, sudėjus loginius komponentus į lustą, kad būtų žymiai padidintas CPU, GPU ir AI procesorių tankis.Kai lustų procesai beveik sustoja, tai gali būti vienintelis būdas toliau gerinti našumą.

Neseniai „Intel“ puslaidininkių pramonės konferencijoje „Hot Chips 34“ pristatė naujas savo 3D Foveros lustų dizaino detales, skirtas būsimiems Meteor Lake, Arrow Lake ir Lunar Lake lustams.

Naujausi gandai rodo, kad „Intel Meteor Lake“ bus atidėtas dėl poreikio pakeisti „Intel“ GPU plytelę / mikroschemų rinkinį iš TSMC 3 nm mazgo į 5 nm mazgą.Nors „Intel“ vis dar nepasidalijo informacija apie konkretų mazgą, kurį naudos GPU, įmonės atstovas teigė, kad planuojamas GPU komponento mazgas nepasikeitė ir kad procesorius planuojamas laiku išleisti 2023 m.

Pažymėtina, kad šį kartą „Intel“ gamins tik vieną iš keturių komponentų (procesoriaus dalį), naudojamą „Meteor Lake“ lustams kurti – TSMC gamins kitus tris.Pramonės šaltiniai nurodo, kad GPU plytelė yra TSMC N5 (5 nm procesas).

„Intel“ pasidalijo naujausiais „Meteor Lake“ procesoriaus vaizdais, kuriuose bus naudojamas „Intel“ 4 procesų mazgas (7 nm procesas) ir kuris pirmiausia pasirodys rinkoje kaip mobilusis procesorius su šešiais dideliais ir dviem mažais branduoliais.„Meteor Lake“ ir „Arrow Lake“ lustai patenkina mobiliųjų ir stalinių kompiuterių rinkų poreikius, o „Lunar Lake“ bus naudojami plonuose ir lengvuose nešiojamuosiuose kompiuteriuose, apimančiuose 15 W ir mažesnės galios rinką.

Pakuočių ir sujungimų pažanga sparčiai keičia šiuolaikinių procesorių veidą.Abi dabar yra tokios pat svarbios kaip ir pagrindinė proceso mazgo technologija – ir, be abejo, tam tikrais atžvilgiais svarbesnės.

Daugelis „Intel“ pirmadienį atskleidė informaciją apie 3D „Foveros“ pakavimo technologiją, kuri bus naudojama kaip „Meteor Lake“, „Arrow Lake“ ir „Lunar Lake“ procesorių vartotojų rinkai pagrindas.Ši technologija leidžia „Intel“ vertikaliai sukrauti mažus lustus ant vieningo bazinio lusto su „Foveros“ jungtimis.„Intel“ taip pat naudoja „Foveros“ savo „Ponte Vecchio“ ir „Rialto Bridge“ GPU bei „Agilex FPGA“, todėl ją galima laikyti pagrindine keleto naujos kartos bendrovės produktų technologija.

„Intel“ anksčiau pristatė rinkai „3D Foveros“ savo mažos apimties „Lakefield“ procesoriuose, tačiau 4 plytelių „Meteor Lake“ ir beveik 50 plytelių „Ponte Vecchio“ yra pirmieji bendrovės lustai, masiškai gaminami naudojant šią technologiją.Po „Arrow Lake“ „Intel“ pereis prie naujojo UCI jungties, kuri leis įeiti į mikroschemų rinkinio ekosistemą naudojant standartizuotą sąsają.

„Intel“ atskleidė, kad ji įdės keturis „Meteor Lake“ mikroschemų rinkinius (vadinamus „tiles/tiles“ Intel kalba) ant pasyvaus tarpinio „Foveros“ sluoksnio / pagrindo plytelės.Pagrindinė plytelė Meteor Lake skiriasi nuo Lakefield, kuri tam tikra prasme gali būti laikoma SoC.3D Foveros pakavimo technologija taip pat palaiko aktyvų tarpinį sluoksnį.„Intel“ teigia, kad „Foveros interposer“ sluoksniui gaminti naudoja nebrangų ir mažos galios optimizuotą 22FFL procesą (tą patį kaip „Lakefield“.„Intel“ taip pat siūlo atnaujintą „Intel 16“ šio mazgo variantą savo liejyklos paslaugoms, tačiau neaišku, kurią „Meteor Lake“ pagrindinės plytelės versiją „Intel“ naudos.

Šiame tarpiniame sluoksnyje „Intel“ įdiegs skaičiavimo modulius, I/O blokus, SoC blokus ir grafikos blokus (GPU), naudodamas „Intel 4“ procesus.Visus šiuos įrenginius sukūrė „Intel“ ir jie naudoja „Intel“ architektūrą, tačiau TSMC juose įdiegs I/O, SoC ir GPU blokus.Tai reiškia, kad „Intel“ gamins tik procesoriaus ir „Foveros“ blokus.

Pramonės šaltiniai praneša, kad įvesties / išvesties antgalis ir SoC yra pagaminti naudojant TSMC N6 procesą, o tGPU naudoja TSMC N5.(Verta pažymėti, kad „Intel“ įvesties / išvesties plytelę vadina „I/O plėtikliu“ arba IOE)

Būsimi „Foveros“ plano mazgai apima 25 ir 18 mikronų žingsnius.„Intel“ teigia, kad net teoriškai įmanoma pasiekti 1 mikrono tarpą ateityje naudojant hibridines jungtis (HBI).